負(fù)責(zé)廣泛采用的 PCI Express (PCIe) 標(biāo)準(zhǔn)的組織 PCI-SIG 今天宣布正式發(fā)布 PCIe 6.0 規(guī)范，達(dá)到 64 GT/s。
PCIe 6.0 規(guī)范將 PCIe 5.0 規(guī)范 (32 GT/s) 的帶寬和功率效率提高了一倍，同時(shí)提供低延遲和減少的帶寬開(kāi)銷(xiāo)。
PCI-SIG 總裁 Al Yanes 表示：“PCI-SIG 很高興地宣布在 PCIe 5.0 規(guī)范發(fā)布不到三年后發(fā)布了 PCIe 6.0 規(guī)范。
“PCIe 6.0 技術(shù)是一種具有成本效益且可擴(kuò)展的互連解決方案，將繼續(xù)影響數(shù)據(jù)密集型市場(chǎng)，如數(shù)據(jù)中心、人工智能/機(jī)器學(xué)、HPC、汽車(chē)、物聯(lián)網(wǎng)等等。還向后兼容所有前幾代 PCIe 技術(shù)。
PCIe 6.0 規(guī)格：
64 GT/s 原始數(shù)據(jù)速率和高達(dá) 256 GB/s(通過(guò) x16 配置)。
具有 4 級(jí) (PAM4) 信號(hào)的脈沖幅度調(diào)制，并利用行業(yè)中已有的現(xiàn)有 PAM4。
輕量級(jí)前向糾錯(cuò) (FEC) 和循環(huán)冗余校驗(yàn) (CRC) 可減輕與 PAM4 信令相關(guān)的誤碼率增加。
基于 Flit(流控制單元)的編碼支持 PAM4 調(diào)制并實(shí)現(xiàn)兩倍以上的帶寬增益。
更新了 Flit 模式中使用的數(shù)據(jù)包布局，以提供附加功能并簡(jiǎn)化處理。
保持與所有前幾代 PCIe 技術(shù)的向后兼容。
